异步计数器

计数器记住数据的数字组合。柜台均在我们的日常生活中使用各地。示例是在清晨唤醒你的数字时钟警报。

有两种类型的计数器

• 1)同步和
• 2)异步的。

异步计数器

异步计数器是那些输出与时钟信号无关的计数器。由于异步计数器中的触发器提供了不同的时钟信号，在产生输出时可能会有延迟。

设计异步计数器所需的逻辑门数量非常少。所以它们的设计很简单。异步计数器的另一个名称是“Ripple计数器”。

ripple计数器中使用的触发器数量取决于计数器的状态数(如Mod 4, Mod 2等)。计数器的输出状态数称为计数器的“模”或“MOD”。一个计数器可以拥有的最大状态数是2n，其中n表示计数器中使用的触发器数。

例如，如果我们有2次触发器，计数器的最大输出数是4，也就是22。所以它被称为“MOD-4计数器”或“模4计数器”。

不同类型的异步计数器

在数字电子学中有许多类型的异步计数器。他们是

• 4位同步UP计数器
• 4位同步DOWN计数器
• 4位同步UP / DOWN计数器

异步4位UP计数器

上图显示了一个带有D触发器的4位异步UP计数器。它能从0数到15。所有触发器的时钟输入级联，每个触发器的D输入(DATA输入)连接到触发器的状态输出。

这意味着触发器将在时钟信号的每一个活动边缘或正边缘进行切换。时钟输入端连接到第一个触发器。计数器中的另一个触发器接收前一个触发器的Q '输出的时钟信号输入。当时钟信号的正边缘发生时，第一个触发器的输出将改变。

在异步4位上的计数器中，触发器以切换方式连接，所以当时钟输入连接到第一个触发器FF0时，其一个时钟脉冲后的输出将变为20。

每个触发器的Q输出的上升边触发其下一个触发器的时钟输入。它触发下一个时钟频率到其应用输入的一半。每个独立触发器(Q0, Q1, Q2, Q3)的Q输出代表4位UP计数器的计数，如20(1)到23(8)。

异步向上计数器的工作原理如下:

我们假设触发器的4q输出最初为0000。当时钟脉冲的上升沿作用于FF0时，输出Q0将变为逻辑1，下一个时钟脉冲将Q0输出变为逻辑0。这意味着一个周期内时钟脉冲的输出状态切换(从0变为1)。

由于FF0的Q '连接到FF1的时钟输入，那么第二个触发器的时钟输入将变为1。这使得FF1的输出很高(即Q1 = 1)，表示值为20。这样，下一个时钟脉冲将使Q0再次变高。

现在Q0和Q1都很高，这导致4位输出11002。现在如果我们应用第四个时钟脉冲，它将使Q0和Q1处于低状态并切换FF2。那么输出Q2就变成了0010s2。由于该电路是4位计数器，输出是从0、1、2、3....的二进制值序列15即00002 ~ 11112(0 ~ 1510)。

例如，如果当前计数= 3，那么up计数器将计算下一个计数为4。
异步4位DOWN计数器

上图显示了一个4位异步DOWN计数器。它是对UP计数器的简单修改。4位DOWN计数器将从15到0向下计数。所有触发器的时钟输入级联，每个触发器的D输入(DATA输入)连接到逻辑1。

这意味着触发器将在时钟信号的每个活动边缘(正边缘)进行切换。时钟输入端连接到第一个触发器。计数器中的另一个触发器接收前一个触发器的Q输出的时钟信号输入，而不是Q的输出。

这里Q0, Q1, Q2, Q3表示4位下计数器的计数。当时钟信号的正边缘发生时，第一个触发器的输出将发生变化。例如，如果当前计数= 3，那么up计数器将计算下一个计数为2。输入时钟将导致下一个触发器的输出(计数)的变化。

下计数的运算与上计数的运算正好相反。在这里，每个时钟脉冲的输入将减少单个触发器的计数。所以向下计数从15、14、13…0，即(0到1510)或11112到00002。

上下计数器都是使用异步的基于时钟信号设计的，我们不会广泛使用它们，因为它们在高时钟速度下不可靠性。

什么是时钟纹波？

驱动电路的各个时钟脉冲的延时之和称为“时钟纹波”。下图解释了逻辑门如何在每个触发器中产生传播延迟。

逻辑门的传播延迟用蓝线表示。它们中的每一个都将加上下一个触发器的延迟，所有这些触发器的总和称为电路的传播延迟。

由于所有触发器的输出在不同的时间间隔发生变化，并且对于每个时钟信号的不同输入，每次输出都会出现一个新的值。例如，在时钟脉冲8，输出应该从11102(710)改变到00012(810)，在400到700纳秒(纳秒)的时间延迟。

对于8以外的时钟脉冲，序列将改变。

虽然这个问题使电路不能用作可靠的计数器，但它作为一个简单有效的分频器仍然有价值，其中高频振荡器提供输入，链中的每个触发器将频率除以2。这都是关于时钟涟漪。

异步3位上/下计数器

通过加入UP逆向和下计数器的想法，我们可以设计异步向上/向下计数器。3位异步向上/向下计数器如下所示。

它可以以任意一种方式计数，从上到下或从下到上，基于时钟信号输入。

了数

如果UP输入和down输入分别为1和0，那么第一个触发器到第三个触发器之间的与非门将把FF 0的非反向输出传递给FF 1的时钟输入。同样，FF 1的Q输出将传递给FF 2的时钟输入。因此UP /down计数器执行向上计数。

向下计数

如果DOWN输入和up输入分别为1和0，那么第一个触发器到第三个触发器之间的与非门将把FF 0的反向输出传递给FF 1的时钟输入。同样，FF 1的Q输出将传递给FF 2的时钟输入。因此UP /down计数器执行down计数。

上行/下行计数器比上行计数器或下行计数器慢，因为附加传播延迟将添加到与非门网络

优势

• 异步计数器可以通过T触发器或D触发器轻松设计。
• 这些也被称为纹波计数器，并用于低速电路。
• 它们被用作Divide by- n计数器，将输入除以n，其中n是一个整数。
• 异步计数器也用作截断计数器。这些可以用于设计任何模数计数器，即偶数模(如模4)或奇数模(如模3)。

缺点

• 有时，“重新同步”可能需要额外的触发器。
• 为了计算截断计数器的序列(mod不等于2n)，我们需要额外的反馈逻辑。
• 在计算大量比特时，异步计数器的传播延迟非常大。
• 对于高时钟频率，由于传播延迟，计数误差可能会发生。

异步计数器的应用

• 异步计数器用作分频器，除以N个计数器。
• 这些用于低功率应用和低噪声发射。
• 这些用于设计异步十进计数器。
• 也用于环式计数器和约翰逊计数器。
• 在Mod N波纹计数器中使用异步计数器。例:Mod 3, Mod 4, Mod 8, Mod 14, Mod 10等。