二进制加法器和减法器

添加两个二进制数的操作是数字计算机执行的基本任务之一。The four basic addition operations are 0 + 0 = 0, 1 + 0 = 1, 0 + 1 = 1 and 1 + 1 = 10. In the first three operations, each binary addition gives sum as one bit , i.e. , either 0 or 1.

但是第四种加法运算给出的和由两个二进制数字组成。在这样的加法结果中，较低的有效位称为和位，而较高的有效位称为进位。设计用于两个二进制数相加的逻辑电路称为二进制加法器电路。在这篇文章中，我们将看看由各种加法器电路执行的二进制加法。

二进制添加电路

逻辑门用于完成数字电路中二进制添加的算术运算。需要两个输入逻辑门来完成两个二进制数。独占或门用于实现与基本或门略有不同的二进制添加。

包容性或门或基本或栅极将整数添加在一起，并在两个或任一输入都有时产生输出1。然而，由于与EX-OR门相比，A或GATE不达到二进制添加。下图显示了包含逻辑符号和布尔表达式的包含含量的 - 或门和门。

从上图中，包含或门具有三个输出，表示为产品的产品。添加这些输出以产生完整的总和，这可以简化为z = a + b。现在，将包含包含或门的异或门输出表达式进行比较。

这两者之间有明显的区别，因此包含或门实现整数的OR相加，而异或门执行二进制操作。

通过使用几种逻辑门的组合，可以实现异或(Ex-OR)门。这些组合使用一些基本的逻辑门，如与、或、非、与等。

利用TTL和CMOS技术，可以在单个IC芯片上集成多个前或门。典型的IC 74LS86是一个14引脚双直插式封装，有4个Ex-OR门。现在我们将讨论各种二进制加法电路。

半加法器

用于添加两个1位数或仅仅两个位的逻辑电路块被称为半加法电路。该电路具有两个接受两位和两个输出的输入，其中一个产生总和输出和其他产生输出输出。

正如我们上面讨论的那样，二进制加法通常由Ex-OR门执行，但对于前三个规则，它执行二进制加法，当两个输入是逻辑1时，它不开发任何进位。

为了实现与前栅极的二进制添加，需要额外的电路来执行携带操作。因此，通过将和栅极连接到前栅极的输入端子的半加法器，以便产生如下图所示的携带。

在上面的半加法器中，输入被标记为A和b。和输出被标记为和符号?半加法器主要用于一阶二进制数的加数和被加数的加法。

半加法器的应用数量有限，并且实际上不用于应用特别是多数添加。在这种应用中，必须加入前一位数的携带;因此，它是三个比特添加。

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完整的加法器

二进制全加法器是一种多重输出组合逻辑网络，执行三个输入位的算术和。正如我们所看到的，半加法器不能响应三个输入，因此全加法器被用来一次加三个数字。

它由三个输入组成，其中两个是输入变量表示要添加的两个有效位，标记为A和B，而第三输入端子是从先前较低的有效位置的携带，并标记为CIN。两个输出是一个标记为的总和和携带输出和cout分别。

可以通过组合两个半加法器和A或栅极来形成完整加法器，如上所述，其中第一加法器的输出和随机成为产生总和输出的第二半加法器的输入。通过或如图所示，通过或两个半加法器产生的总开关。完整的加法器块图和真理表如下所示。

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并行二进制加法器

正如我们所讨论的，一个完整加法器执行两个1位数和一个输入进位的加法。对于具有一个以上位的二进制数的加法，需要一个以上的全加法器，这取决于数位。因此，一个并行加法器被用来同时加两个数的所有位。

通过并行连接多个完整添加剂，构造了n位并行加法器。从下面的图中，应注意，在最小的位置没有携带，因此我们可以使用半加法器或使得全部加法器的携带输入在这个位置处为零。

下图显示了一个并行4位二进制加法器，具有三个完整的加法器和一个半加法器。要添加的两个二进制数是A3A2A1A0和B3B2B1B0，其应用于完整加法器的相应输入。该并行加法器产生其总和作为C4S3S2S1S0，其中C4是最终携带。

在4位加法器中，第一块是一个半加法器，其具有两个输入作为A0B0，并产生其SUM S0和携带比特C1。下一个块应该是完整的加法器，因为它有三个输入。因此，该完整加法器产生其SUM S1和携带C2。这将是其他两个完整的加法器，因此最终的总和是C4S3S2S1S0。

最常见的全加加入剂在双线封装集成电路中设计。典型的74LS283是4位完整加法器。单元计算机的算术和逻辑单元由这些并联加法器组成，以执行二进制数的添加。

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二进制减法电路

减法是一种数学操作，其中从另一个中扣除一个整数数以获得等效量。要扣除其他数字的数字称为minuend，并且从minuend中减去的数字称为subtrahend。类似于二进制添加，二元减法也具有四种可能的替代操作。

上图显示了四种可能的二进位减法规则或初等运算。在所有的运算中，每个减数位都要从被减数位中减去。

但是在第二条规则中，Minuend位小于子系统钻头，因此借用1来执行减法。类似于加法器电路，减法电路也被分类为半离子器，完整的减法因子和并行减法器。

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半减法器

半音计是一个多输出组合逻辑网络，其减法两位二进制数据。它具有输入变量和两个输出变量。两个输入对应于两个输入比特，两个输出变量对应于差异比特和借用位。

二进制减法也由前或门执行，附加电路执行借位操作。因此，半减法器是由一个前或门(包括与门)设计的，在输入到门之前有一个输入补充。

块模型，真实表和半音图的逻辑图，如上图所示。该电路类似于半加法器，只有输入A I.，Minuend的差异，在And Gate应用之前补充，以实现借用输出。

在多位数减法的情况下，必须与先前的数字减法的借用一起执行两位数之间的减法，因此减法器需要有三个输入。因此，一半的减法器具有有限的应用，并且严格地在实践中不使用。

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完整的减法者

组合逻辑电路通过考虑较低的重要阶段称为全减值器，通过考虑借用来执行两个二进制比特之间的减法。这样，通过考虑到已经被先前的较低的下小型位借用了1个已经借用了两位数的减法。

它有三个输入端子，其中两个终端对应于要减去的两个比特（Minuend A和Subtrahend B），并且借用位BI对应于借用操作。有两个输出，一个输出对应于差异D输出和其他借用输出博，如图所示。

通过从上面的真值表推导出全减法的布尔表达式，我们得到了如下图所示的表达式，它告诉我们全减法可以通过带有OR门的半减法实现。

通过比较加法器和减法器电路或真理表，可以观察到完整减法器中的输出D与完整加法器的输出S完全相同。唯一的区别是输入变量A互补的完整减法器。

因此，可以通过简单地补充输入A在将输入A应用于栅极以产生最终借用位输出Bo来将全减速器转换为完整的减法器。

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并行二元减法器

为了通过并行减法器执行具有多于一个比特的二进制数的减法。该平行的减法器可以通过多种方式设计，包括半和全减值器的组合，所有完整的减法因子，所有完整的附加器，具有子系统的补充输入等。

下图显示了一个4位并行二进制减法器，由一个二分之一的减法器和三个二分之一的全减法器组成。

在该减法器中，由4位子系统B3B2B1B0中减去4位Minuend A3A2A1A0并给出差值输出D3D2D1D0。每个减法器的借用输出连接为下一个下游的下一个减法器的借用输入。

还可以设计4位并行减法器4完整加法器，如下图所示。该电路通过考虑添加Minuend的原理和子系统拉德的补充等同于减法过程来执行减法操作。

我们知道，通过采用2的补码来获得B的减法并将其添加到A.通过取1的补充并将1添加到最低大量的比特来获得B的2的补码。

因此，在该电路1中，使用逆变器（非栅极）获得B的互补器，并且可以通过输入携带将A 1添加到总和上。

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并行加法器/减法器

两个加法和减法的操作可以由一个常见的二进制加法器执行。这种二进制电路可以通过用每个完整加法器添加EX-OR门来设计，如下图所示。下图显示了4位并行二进制加法器/减法器，其具有两个4位输入作为A3A2A1A0和B3B2B1B0。

模式输入控制线M与全加法器最小有效位的进位输入相连。这条控制线决定操作的类型，是加法还是减法。

当m = 1时，电路是减法器，当m = 0时，电路变为加法器。EX-OR门由两个输入组成，其中一个输入与B且另一个输入到输入M.当M = 0时，E = 0，B ex-or 0产生B.然后完整的加法器将B带有带有输入零的带因此，执行添加操作。

当M = 1时，B的Ex-OR(0)产生B补，进位输入也是1。因此，B的输入被加到A上，1通过输入进位相加，除了2的补码运算。因此，执行减法运算。

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