二进制乘法器是数字系统中用于实现两个二进制数相乘的组合逻辑电路。这些算法广泛应用于各种应用领域，特别是在数字信号处理领域，用于执行各种算法。
商业应用如计算机、手机、高速计算器和一些通用处理器都需要二进制乘法器。
与加减相比，乘法是一个复杂的过程。在乘法过程中，被另一个数相乘的数叫乘数，被相乘的数叫乘数。
大纲
二进制乘法
与十进制数的乘法类似，二进制乘法也遵循相同的过程来产生两个二进制数的乘积结果。二进制乘法要简单得多，因为它只包含0和1。二进制乘法的四个基本规则是
0 × 0 = 0
0 × 1 = 0
1 × 0 = 0
1 × 1 = 1
两个二进制数的乘法可以用两种常用的方法来实现，即部分积加法和移位，以及使用并行乘法器。
在讨论类型之前，让我们先看看无符号二进制数的乘法过程。考虑两个4位二进制数1010和1011，这两个数的乘积为
通过上述乘法，乘数中的每一位都得到部分乘积。然后，所有这些部分产品被添加到生产最终产品价值。在部分积乘法中，当乘数位为零时，部分积为零，当乘数位为1时，得到的部分积为被乘数。
与小数类似，每一个连续的部分积在对所有部分积求和之前，相对于前面的部分积左移一个位置。
因此，这个乘法使用n移位和相加来乘以n位二进制数。实现这种乘法运算的组合电路称为阵列乘法器或组合乘法器。
并行二进制乘法器电路
让我们考虑两个无符号的2位二进制数A和B来推广乘法过程。乘数A等于A1A0乘数B等于B1B0。下图显示了两个2位二进制数的乘法过程。
这个过程包括两个数字的乘法和带进位或不带进位的数字相加。每个比特与被乘数相乘后，产生部分乘积，然后将这些乘积相加，得到二进制乘法值的总和。
这种乘法是通过组合电路来实现的，这样的乘法是用和门来实现的，而加法则是用半加法器来实现的，如图所示。
第一部分乘积是由和门得到的，它只不过是乘法结果的最低有效位。由于将第二部分积左移，将第一部分第二项和第二部分乘积第一项加半加法器，得到随执行而产生的和输出。
这一执行作为输入加法器的下半部分，如图所示。同样地，它通过使用简单的电路配置产生两个二进制数的乘法结果。两个2位数相乘得到一个4位二进制数。
让我们考虑两个无符号4位数的乘法，其中乘数A等于A3A2 A1A0，乘数B等于B3B2B1B0。部分乘积的产生取决于每个乘数位乘以被乘数位。
每个部分积由四个乘积项组成，这些项相对于前面的部分积向左移动，如图所示。所有这些部分产品都被添加到8位产品中。
4× 4二进制乘法的逻辑电路可以使用三个二进制全加法器和和门来实现。
在上述操作中，第一个部分积是由B0与A3A2 A1A0相乘得到的，第二个部分积是由B1与A3A2 A1A0相乘得到的，第三、第四次部分积也是如此。所以这些部分产品可以用和门来实现，如图所示。
然后用4位并行加法器将这些部分积相加。在第一个完整加法器中，带进位的第一个部分积(视为零)的三个最有效位与第二个部分项相加。
然后将这个结果与下一个部分积加上carry，一直进行到最后的部分积，最后得到8位的和，表示这两个二进制数的乘法值。
使用移位法的二进制乘法器
与上述自动方法相比，手动乘法方法可以通过使用n位加法器、四个寄存器(A、B、C和Q)以及如下图所示的移位和控制逻辑来实现。
在这种方法中，4位乘法器存储在Q寄存器中，4位乘法器存储在寄存器B中，寄存器A最初被清空为零。乘法过程从检查B的最低有效位是0还是1开始。
如果B0 = 1，被乘数(B)中的数字与A寄存器的最低有效位相加，C、A和Q寄存器的所有位都右移一位。
如果位B0 = 0，则C和Q组合寄存器右移1位，不做任何加法。这个过程对n位数字重复n次。这种二进制乘法的方法称为并行乘法器。
考虑下面的图，乘数和被乘数的值分别被加载到Q寄存器和A寄存器，分别为1011和1101。最初寄存器C是零，因此寄存器A是零，它存储进位。
因为B0 =1，那么B中的数字加到A的位上，得到的加法结果是1101，而Q和A寄存器的值右移一位，所以在第一个循环中的新值分别是0110和1101。
这个过程必须重复4次来执行4位乘法。如图所示，最终的乘法结果将在A和Q寄存器10001111中得到。
一个4 × 4无符号二进制乘法器需要两个4位输入并产生8位输出。类似地，8 × 8乘法器接受两个8位输入并产生16位输出。
这些乘法器逻辑电路是在具有不同引脚配置的集成电路上实现的。
这些集成电路被用于多种应用，特别是用于计算机、控制设备、计算器、手机、数字信号处理器等各种微处理器。
