大纲
介绍
D触发器也称为“延迟触发器”或“数据触发器”。它们用于存储1位二进制数据。它们是数字电子产品中广泛使用的触发器之一。除了作为数字系统中的基本内存元素之外，D触发器也被视为延迟线元素和零级保持元件。
D触发器有两个输入，时钟（CLK）输入和数据（D）输入和两个输出;一个是由Q表示的主输出，另一个是Q'表示的Q的补充。D触发器的符号如下所示。
建造
通过修改SR触发器来构建D触发器。S输入具有D输入，R输入具有反相D输入。因此，D触发器类似于SR触发器，其中两个输入彼此相互补充，因此不会发生任何中间状态。SR触发器的主要缺点是围绕其在D触发器中的条件的竞争被淘汰（由于反相输入）。D触发器的电路图如下图所示。
在职的
当我们不将输入到D触发器的任何时钟或时钟信号的下降沿应用时，输出不会发生变化。它将在输出Q中保留其先前的值。如果时钟信号高（上升沿更精确），如果D输入高，则输出也很高，如果D输入低，则输出将变为低的。因此，输出Q在存在时钟信号的情况下遵循输入D。
简单地，用于时钟信号上的正过渡，
如果d = 0 => q = 0所以触发器被重置。
如果d = 1 => q = 1，则设置触发器。
注意:↑表示时钟的正边缘，并且表示时钟信号的负边缘。
边缘触发D触发器
正边触发的D触发器由三个SR NAND锁存器构成。输入级由两个锁存器组成，输出级由一个锁存器组成。在输入阶段，一个数据输入连接到一个NAND锁存器，一个时钟信号(CLK)并联连接到两个SR锁存器。
可以如下所述，当时钟信号低时，输入级的输出无关数据输入的值，输入级的输出是高逻辑。因此，它存储的先前数据。当时钟正在经历正的转换（低到高）时，输入级的输出负责最终输出的设置或复位操作，并取决于数据信号。如果数据输入很高，则上锁存器的输出变低，从而将锁存输出设置为1，如果数据输入低，则较低锁存器的输出变为低电平，如果时钟是对于多个数据信号而连续高，仅考虑第一数据输入，同时通过将输出锁存迫使输出锁存忽略到其先前的状态，随着时钟信号高的低输入是有效的。因此，外锁存器仅在时钟处于低逻辑时存储数据。触发的D触发器的主要作用是保持输出，直到时钟脉冲从低电平变为高电平。边缘触发的D触发器的时序图如下所示。
主从触发器dip flop
主从触发器DIP FLIP可以通过两个门控D闩锁的串联连接来设计，并连接两个锁存器的反转使能输入。只有主锁存器的更改将在从锁存器中带来更改。所以这些被称为主从触发器。根据设计，在时钟信号的上升沿或时钟信号的下降沿触发主从触发器的总电路。
主从S从触发器的符号表示响应其下降沿的时钟，如下所示。
下面所示的主从器D触发器是正边缘触发设备，意味着当时钟输入具有升高边缘时它将运行。第一触发器（主触发器）与负时钟信号I连接，第二触发器（从触发器）与时钟信号的双倍逆连接。正常时钟信号。
手术
正边触发的主从D触发器的操作说明如下。
- 如果时钟低，则主触发器的使能信号高。当时钟信号从低到高变化时，主触发器存储来自D输入的数据。在第二触发器同时，使能信号由于双反转而随时钟信号由低到高。上行边被主触发器锁定的数据被传递给从触发器。
- 当时钟信号由高到低时，从触发器将接收到主触发器输出作为其输入，并改变其状态。主触发器将接受下一个上升边输入的最新值。
主从触发器D触发器的时序图如下所示。
简单的修改将使上述设备转换为负边缘触发设备。通过沿时钟信号路径消除第一逆变器来形成负边缘触发的主从器D触发器。
应用程序
D型人字拖是目前应用最广泛的人字拖之一。D触发器的许多应用是
- 数据存储寄存器。
- 数据传输为移位寄存器。
- 频分电路。
数据存储
在数字电路中，数据通常存储为一组位数，以数字和代码表示。因此，很容易在并行线上采取数据，并在一组触发器中同时存储数据，以特定顺序排列。寄存器是基本的多位数据设备。通过连接D触发器的数量来形成它们，使得可以存储多个数据。
每个D触发器与相应的数据输入连接。所应用的时钟输入与所有触发器相同，使得当施加正边缘触发时钟信号时，它们的所有触发器将从各自的D输入同时存储数据。
数据传输
D触发器也广泛用于数据传输。为了传输数据，D触发器连接以形成移位寄存器。具有相同时钟信号的D触发器的级联连接将形成移位寄存器。移位寄存器可以在不改变位序列的情况下移动数据。当应用时钟脉冲时，将一位数据移位或传输。Shift寄存器可以暂时存储数据。
使用D触发器的4位存储移位寄存器如下所示。
Shift寄存器用于串行以并行和平行于串行数据转换。它们也用作脉冲扩展器和延迟电路。
使用D触发器频率分割
通过使用D触发器开发频分电路。这是D触发器最重要的应用。在频分电路中，D触发器（Q'）的状态输出连接到数据输入（D）作为闭合反馈回路。两个连续的公鸡脉冲将使触发器拨动到拨动，每次两个时钟周期都会进行拨动。
顾名思义，频率分频器电路用于产生数字信号输出恰好输入频率的一半。分频器电路通常用于异步计数器的设计。
电路的操作非常简单。输入数据信号由时钟输入信号时钟。电路将通过使用反馈循环执行输入频率的划分，即连接到从Q'输入的数据输入。分频器电路对于每个两个时钟脉冲将输入频率除以2。
与时钟信号相比，可以通过使用输出来解释。
在一种情况下，当Q输出为1时，Q'输出为0，然后通过时钟输入信号的下一个正电升降边缘上的Q输出时计时来自D输入的数据。在此实例，输出从高电平变为低电平。这里输出保持相同，直到下一个正时钟信号的发生。类似地，Q'输出也会被统计。由于时钟输入再次为1，这将改变触发器的输出状态。
我们可以观察到，分频器电路的输出仅利用输入时钟信号的正导边。我们知道每个正边缘一次发生一次完整的时钟周期。因此，根据时钟的正边缘，D触发器将使输入脉冲的一半将跳过2。
